2018年12月18日火曜日

AKI-80ゴールドボードの回路図を見ながら配線を確認

AKI-80ゴールドボードの 回路図と周辺パーツ、また用語など確認していきます。

回路図自体は、 リンク先を参照して下さい。
また、回路図を理解出来る方は以降を読み進めるだけ時間の無駄なので、組み立てて更に先に進む事をお勧めします。
最初に回路図とパターンを見ながら接続を見て行きます。
  • 電源周りの配線
    実際の基盤のパターンとは異なりますが、接続としては同じ様になっているかと思います。また、電源の配線に影響する積層セラミックコンデンサ(1.5μF)、電解コンデンサ(47μF)も配置してあります。

    • TMPZ84C015-12
      名称 番号 I/O 機能
      VCC 41, 90 電源(+5V)ピン。
      VSS 16, 64 グランド(0V)ピン。
    • TC74VHC00F
      VCCにはVCCもしくはBT⊕を接続。
      GNDと1、2、4の各NANDゲートの入力端子A、BにはVSSもしくはBT⊖からのラインを接続し、出力端子Yは未接続(オープン)となっています。3番のゲートは後ほど使用するのでここでは取り上げません。
      未使用の入力端子にGNDを接続し、出力端子を未接続(オープン)にしている事が不思議に思えますが、この様に未使用の入力端子へGNDか電源を接続しておく事はロジックICを扱う上での基本だそうです。この処置を行わないとICが壊れる事もあるらしく注意しましょう。
    • その他
      TC74VHC32Fの接続

      		7 GND - VSS
      14 VCC - VCC
      SRM2B256SLMX55の接続

      		14 VSS - VSS
      28 VDD - VCC
      EPROM 27C256の接続

      		1 VPP - VCC
      14 VSS - VSS
      28 VDD - VCC
    以上で電源周りは完了ですが、電源から未接続のままのピンも数カ所あるので順次調べて行きます。
  • プルアップ抵抗
    図中の5ヶ所を10kΩの抵抗を介してプルアップする必要があります。
    INT、WAIT、BUSREQ、NMIのプルアップは、Z80系のCPUを動作させる際には必須の対応なので覚えておきましょう。
    • TMPZ84C015-12
      名称 番号 I/O 機能
      INT 19 入力 マスカブル割り込み(Interrupt Request)信号。
      割り込みは、内部CTC、SIO PIOまたは周辺LSIによって発生します。割り込み許可フリップフロップ（IFF）がソフトウェアによって "1"にセットされると、割り込みが受け付けられます。INTピンは通常はワイヤードORされており、これらのアプリケーションには外部プルアップ抵抗が必要です。この信号は、ストップまたはアイドルモードでスタンバイ状態から復帰するためにも使用されます。
      Active Low
      WAIT 11 入力 待機要求信号。
      この信号は、アドレスされたメモリまたはI/Oデバイスがデータ転送の準備ができていないMPUを示します。この信号が "0"である限り、MPUは待機状態になります。
      Active Low
      BUSREQ 10 入力 バス要求(Bus Request)信号。
      BUSREQ信号は、MPUアドレスバス、データバス、および制御信号MREQ、TORQ、RD、およびWRを強制的にハイ・インピーダンス状態にする。この信号は通常ワイヤードORであり、これらのアプリケーションには外部プルアップ抵抗が必要です。
      Active Low
      IEI 72 入力 割り込みイネーブル入力(Interrupt Enable In)信号。
      この信号は、複数の割り込み駆動型周辺LSIが存在する場合、IEOと共に使用されて優先デイジーチェーンを形成します。
      NMI 63 入力 ノンマスカブル割り込み(Non-Maskable Interrupt)要求信号。
      この割り込み要求はマスカブル割り込みよりも優先順位が高く、割り込みイネーブルフリップフロップ（IFF）状態に依存しません。この信号は、停止またはアイドルモードのスタンバイ状態からの復帰にも使用されます。
      Negative edge-triggered
    プルアップ抵抗は、信号をHIGHとして状態を安定化させるためや、オープン・コレクタ(ドレイン)のワイヤードORの回路を動作させるために使用されます。
    表の内容を参照すると、INT、BUSREQはワイヤードORを動作させるために必要である事がわかります。それ以外は状態を安定化するために使用しています。
  • リセット回路
    下図が簡易リセット回路となります。
    CPUやメモリなどロジック回路では、動作を安定させるために必要な回路です。
    AKI-80では、積層セラミックコンデンサ(1.5μF)、汎用小信号ダイオード(1S1585)、10kΩ抵抗の個所が簡易リセット回路で、その先にリセット処理を確実に行うためS8054ALBがリセットICとして接続されています。(下図参照)
    • TMPZ84C015-12
      名称 番号 I/O 機能
      RESET 9 入力 リセット信号入力。
      この信号は、TMPZ84C015Aの内部状態をリセットします。 この信号は、ストップまたはアイドルモードでスタンバイ状態から復帰するためにも使用されます。
      Active Low
      A15 91 出力 16ビットのアドレスバス。
      これらのピンは、メモリおよびI / Oポートアドレスを指定します。 リフレッシュサイクル中、リフレッシュアドレスは下位7ビットとA7RFに出力されます。
      Active High(Tristate)
      A15は、10kΩの抵抗を介してプルダウンされています。
    • TC74VHC00F

      10 3B ➡︎ RESET IC（S8054ALB）
      9 3A ➡︎ A15（TMPZ84C015-12）
      8 3Y ➡︎ CS（SRM2B256SLMX55）
      RESET IC A15 ➡︎ CS
      H L H
      H H L
      RESET ICは検出電圧(4.15V)以上であれば"HIGH{1}"を出力、下回れば"LOW(0)"が出力されCPUがリセットされるようになっています。"LOW(0)"の場合はボード自体が機能していない状態なので上の真理値表では省略してあります。
    • SRM2B256SLMX55
      20 CS ➡︎ 3Y（TC74VHC00F）
      CSはチップセレクト用の端子です。下記の条件によりNANDゲート(TC74VHC00F)からの信号が"LOW(0)"の場合にSRAMが選択、有効化された状態となります。
      • RESET ICの出力が"HIGH(1)"
      • A15が"HIGH(1)"に設定
      これ以外はチップが無効化されてアクセス出来なくなります。
    • EPROM 27C256
      20 CE ➡︎ A15（TMPZ84C015-12）
      CEはチップイネーブル端子です。 A15が"LOW(0)"の場合にのみ読み込みが可能となります。
  • クリスタル(水晶発振子)周りの配線
    配線が見づらくなるので発振子を浮かせて表示していますが、実際には基板上に密着させて設置して下さい。
    • TMPZ84C015-12
      名称 番号 I/O 機能
      XTAL1 65 入力
      出力      		 水晶発振器接続。
      システムクロック（CLKOUT）周波数の2倍の発振周波数の発振器を接続します。
      XTAL2 66
    以上でパーツの実装は完了となります。
    クロックとボーレートの関係などもマニュアルに記載されていますが、現時点では関連性と設定などの詳細は理解できていないので、後々確認して見たいと思います。
  • TC74VHC32F周りの配線
    TC74VHC32Fは、基板の背面に実装されていますが、ここでは、表側を基準としてTC74VHC32Fの各ピンへの配線を確認して行きます。
    • TMPZ84C015-12
      名称 番号 I/O 機能
      WR 13 出力
      3-state      		 書き込み信号。
      この信号は、アドレス指定されたメモリまたはI/Oデバイスに格納されるデータがデータバス上にある場合に出力されます。BUSREQ信号が印加されると、このピンはハイインピーダンス状態になります。
      Active High(Tristate)
      RD 14 出力
      3-state      		 読み取り信号。
      これは、MPUがメモリまたはI/Oデバイスからのデータを受け入れる準備ができていることを示します。アドレス指定されたメモリまたはI/Oデバイスからのデータは、この信号によってMPUデータバスにゲートされます。BUSREQ信号が印加されると、このピンはハイインピーダンス状態になります。
      Active High(Tristate)
      IORQ 15 出力
      3-state      		 入力/出力要求信号。
      このピンは、I/Oリードまたはライトのアドレスがアドレスバスの下位8ビット（A0〜A7）にあるときに "0"になります。割り込み応答ベクトルがデータバス上に置かれることができることをI/Oデバイスに伝えるために、IORQ信号は割り込み信号でM1信号と共に出力されます。TMP284C015AのCTCとSIOの割り込み優先順位は、プログラムによって選択されます。
      Active High(Tristate)
      MREQ 17 出力
      3-state      		 メモリ要求信号。
      メモリアクセスの実行アドレスがアドレスバス上にある場合、このピンは "0"になります。メモリリフレッシュサイクル中、このピンはRFSH信号で "0"になります。
      Active High(Tristate)
    • TC74VHC32F

      13 4B ➡︎ RD（TMPZ84C015-12）
      12 4A ➡︎ IORQ（TMPZ84C015-12）
      11 4Y ➡︎ IOW（CH3:14）
      10 3B ➡︎ WR（TMPZ84C015-12）
      9 3A ➡︎ IORQ（TMPZ84C015-12）
      8 3Y ➡︎ IOR（CH3:11）
      1 1A ➡︎ MREQ（TMPZ84C015-12）
      2 1B ➡︎ RD（TMPZ84C015-12）
      3 1Y ➡︎ OE（EPROM 27C256）
      OE（SRM2B256SLMX55）
      4 2A ➡︎ MREQ（TMPZ84C015-12）
      5 2B ➡︎ WR（TMPZ84C015-12）
      6 2Y ➡︎ WE（SRM2B256SLMX55）
      RD IORQ ➡︎ IOW
      WR IORQ IOR
      MREQ RD OE
      MREQ WR WE
      L L L
      L H H
      H L H
      H H H
    • SRM2B256SLMX55

      		 22 OE ➡︎ 1Y（TC74VHC32F）
      27 WE ➡︎ 2Y（TC74VHC32F）
      OEは出力イネーブル端子です。下記条件のように入力信号(1Y)が"LOW{0}"で、WRが"HIGH(1)"の場合のみSRAMからの出力が有効となり、それ以外では出力が無効化されます。
      • MREQが"LOW(0)"に設定
      • RDが"LOW(0)"に設定
      • WRが"HIGH(1)"に設定
      WEはライトイネーブル端子で、下記条件のように入力信号(2Y)が"LOW{0}"の場合のみSRAMへの書き込みが有効となり、それ以外では書き込み出来なくなります。
      • MREQが"LOW(0)"に設定
      • WRが"LOW(0)"に設定
      CSが"LOW(0)"であることが前提です。また、上記条件以外ではアクセス無効となります。
    • EPROM 27C256

      		 22 OE ➡︎ 1Y（TC74VHC32F）
      OEは出力イネーブル端子です。RAMと同じくORゲートからの信号が入力され、以下の条件で読み込み可能となります。
      • MREQが"LOW(0)"に設定
      • RDが"LOW(0)"に設定
      これ以外は、出力が無効となります。
      SRAMとROMの切り替えは、CEにより行われます。詳細はリセット回路の項目を確認して下さい。
  • RAM、ROM容量選択ジャンパー周りの配線
    ジャンパーピンにより、RAMとROMそれぞれに容量の選択が出来る様になっていますが、RAMについてはSRM2B256SLMX55が実装済みなので、256kbitの選択しかありません。
    ジャンパーピンの配置 :
    A B C
    ROM VCC 27:A14
    (EPROM 27C256)    		 92:A14
    (TMPZ84C015-12)
    RAM VCC 26:A13
    (SRM2B256SLMX55)    		 93:A13
    (TMPZ84C015-12)
    続いて、詳細の接続を確認してみます。
    • TMPZ84C015-12
      名称 番号 I/O 機能
      A14 92 出力 16ビットのアドレスバス。
      これらのピンは、メモリおよびI / Oポートアドレスを指定します。 リフレッシュサイクル中、リフレッシュアドレスは下位7ビットとA7RFに出力されます。
      Active High(Tristate)
      A13 93
  • I/Oポートの配置
    全I/Oポートの配置です。
以上の手順で配線の確認と実装を併せて行うと、残るは動作確認のみとなります。
秋月さんで準備されている環境での開発を行う予定はないので、動くかどうか謎ですが色々試してみたいと思います。
時刻:

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